在數字電路設計中，時鐘信號是一種在高態(tài)與低態(tài)之間振蕩的信號，決定著電路的性能。在應用中，邏輯可能在上升沿、下降沿觸發(fā)，或同時在上升沿和下降沿觸發(fā)。

由于溢出給定時鐘域的案例極多，故有必要插入緩沖器樹來充足地驅動邏輯。時鐘樹通常帶有布線工程師必須滿足的延遲、歪曲率、最小功率及信號完整性 要求。

當電路從前工序設計人員轉移到后工序布線工程師時，可以認為時鐘概述與圖表是必須溝通的最關鍵信息。多年以來，由于溝通失誤，數以小時、天甚至是星期計的設計工作淪為白費，需要包括時鐘樹在內的全套重新合成。在布線之前，采用極佳的時鐘來用于合成及時序約束。約束的時鐘定義可能出現在模塊的頂層焊盤或引腳;

可能出現在宏的輸出，如鎖延遲環(huán)(DLL) 或鎖相環(huán)(PLL);或者作為產生的時鐘出現在除法寄存器上。這些時鐘定義可能是也可能不是布線工程師需要定義時鐘樹根以在不同工作模式之間獲得最優(yōu)延遲 及平衡歪曲率的領域。

前工序及布線工程師之間圍繞這些信息的高級別信息溝通以及理解布線工程師怎樣運用這些信息，將大幅優(yōu)化物理設計流程的CTS過程。

有效CTS的設計技巧

下面的某些技巧在業(yè)界已經使用多年，但基于過去幾年的經驗，仍然值得重復運用。

為時鐘樹根使用中到大強度的驅動器。這就使時鐘樹能有恰當的起點。但不要使用庫中最大的驅動強度，如果信號完整性(SI)分析或片上變化(VOC)分析未出現問題，能夠在隨后的設計中用到。

如果時鐘除法寄存器及其同步寄存器要在單獨測試模式中工作，確保它們被復用邏輯有針對性地驅動。這就能夠在測試模式下在輸入端增加延遲，而不會影響此功能模式下所產生的時鐘驅動的其他所有寄存器。(divide-by)寄存器不會與任何下行寄存器平衡。綠色域的寄存器數量越少，越會使時鐘速度比紫色域中的時鐘速度快得多。

圖1 寄存器時鐘除法寄存器

圖2顯示了可能使每簇下行寄存器及除法寄存器能夠通過復用的一種輸入擁有極小時鐘及通過復用的另一路輸入擁有平衡時鐘的復用機制。

圖2 下行寄存器及除法寄存器

復用機制若有需要，則插入專用復位驅動器。某些情況下將使用幾個寄存器來同步復位。那些寄存器可能并不需要由相同的寄存器來平衡。

在圖3中，由于未采用集中策略，軟件將嘗試平衡門控邏輯后的藍色寄存器，而每個粉紅色寄存器包含在復位同步邏輯中。

圖3 平衡門控邏輯后的寄存器

如果它們在各自專用驅動器中與其他寄存器分開了的話，在布線過程中這種情況就很容易處理。圖4顯示了可以怎樣在設計交遞(hand-off)溝通過程中插入及輕易識別占位符(place-holder)或排除緩沖器，使布線工程師知道哪里可能會出現平衡問題。

圖4 插入及輕易識別占位符或排除緩沖器

提供超出預期的時鐘圖表及大量時鐘簡介。當前工序設計準備好提供網表進行布線時，他們已經非常熟悉設計及時鐘要求。

某些情況下，初始CTS設計 會提示預布線時序約束中使用的理想值在實際物理設計中不能實現的情況。如果提供了精確的時鐘圖以及帶有時鐘原理相關信息的網表交遞，就能夠更快地弄清導致 此狀況的問題。

總體圖或是代表設計中所有時鐘(含門控邏輯)的圖非常有用。這要么是采用畫圖軟件，要么是使用電路圖捕獲工具等使用軟件產生的圖，甚至還可以是手繪并存儲為PDF文檔或發(fā)送傳真給布線工程師的圖。此圖抵得上嘗試直接獲得時鐘格式的多次通話或電子郵件溝通過程中的千言萬語。由于圖表可能會很復雜繁瑣，就需要提供相應的簡介文檔，包括產生的時鐘、任何時鐘門控或復用圖案的詳情以及歪曲率平衡和延遲要求等方面的闡釋。

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